Intel Foundry rompe el límite del silicio con un empaquetado 12x que combina Foveros 3D, EMIB T y hasta 24 módulos HBM5

Intel Foundry ha publicado un vídeo breve que, para quien siga la industria, funciona como una declaración de intenciones. No enseña un chip comercial, sino un concepto de empaquetado avanzado pensado para un momento en el que el rendimiento ya no depende solo del nodo, sino de cómo conectas piezas enormes con la menor penalización posible.

El contexto es una limitación física muy concreta: la retícula del litógrafo. En la práctica, hay un tamaño máximo de referencia de alrededor de 830 milímetros cuadrados para una exposición completa. En IA y HPC, donde se intenta juntar muchísimo cómputo con memoria de alto ancho de banda, ese techo se ha convertido en un freno.

El mensaje del vídeo es que Intel quiere superar ese límite sin recurrir a un único trozo de silicio gigantesco. La compañía afirma que su combinación de Foveros 3D y EMIB T puede escalar hasta el equivalente a 12 veces una retícula, integrando en un mismo paquete hasta 16 matrices de cómputo junto a 24 módulos de memoria HBM5, con soporte para HBM4, HBM5 y lo que venga después.

También hay una lectura de mercado: el empaquetado avanzado se ha vuelto un cuello de botella, y TSMC ha construido gran parte de su ventaja en IA alrededor de CoWoS. Cada vez más análisis mencionan que algunos clientes valoran alternativas para no depender de una sola cola de capacidad, y ahí Intel quiere entrar con EMIB y Foveros como cartas serias.

Más allá de la retícula: una arquitectura por capas

Lo que Intel describe no es un truco visual, sino una arquitectura de capas. La base del paquete se fabricaría con una variante 18A PT que incorpora suministro de energía posterior, una técnica orientada a mejorar densidad lógica y fiabilidad al separar mejor las rutas de potencia y señal. Esa base actuaría como cimiento, e Intel menciona estructuras SRAM en la línea de diseños internos como Clearwater Forest.

Sobre esa base llegarían módulos de cómputo construidos en nodos 14A y 14A E, con transistores RibbonFET de segunda generación y una estrategia de entrega de energía denominada PowerDirect. La idea es que el paquete no sea solo “poner chiplets juntos”, sino hacerlo con rutas eléctricas pensadas para cargas extremas.

Foveros Direct 3D: apilado con unión híbrida

La pieza central del apilado vertical es Foveros Direct 3D. Intel se apoya en unión híbrida cobre con cobre con pasos por debajo de 10 micras, lo que eleva la densidad de interconexión frente a microbumps más tradicionales. Con más puntos de contacto y menos resistencia, el conjunto puede comportarse de forma más coherente en latencia, consumo y eficiencia.

En aceleradores de IA, la distancia eléctrica y la calidad de la interconexión se notan en rendimiento sostenido. Cuando la potencia total sube, cada pérdida en el camino se traduce en calor, y ese calor es coste de refrigeración y límite de escalado.

EMIB T: puentes de silicio para ancho de banda

Si el apilado coloca piezas una encima de otra, aún queda unirlas en horizontal con el máximo ancho de banda. EMIB es el enfoque de Intel para evitar un interposer completo: un puente de silicio integrado en el sustrato que conecta chiplets de borde a borde. La variante EMIB T añade TSV, vías a través del silicio, para facilitar enlaces más anchos y un enrutado más flexible en paquetes grandes.

Aquí se entiende por qué Intel insiste en la compatibilidad con HBM. La memoria de alto ancho de banda ya no es un complemento, es el corazón de los aceleradores modernos. Meter hasta 24 stacks de HBM5 al lado de 16 tiles de cómputo apunta a cargas de entrenamiento e inferencia masiva, donde el ancho de banda manda tanto como los TOPS.

La GPU de 5000 vatios y el problema real: alimentar el monstruo

Intel añade una cifra que suena desmesurada: una GPU de 5000 vatios con reguladores de voltaje integrados en el paquete. La compañía lo relaciona con Foveros B, con objetivo de preparación para producción en 2027. En el fondo, es una forma de reconocer que la entrega de energía está empezando a ser tan crítica como la lógica.

En el sector ya se discuten aceleradores por encima de 2.000 vatios, y algunos análisis sitúan el debate más allá de 4.000 para futuras generaciones. Si la potencia sube, acercar la regulación al chip, acortando caminos de corriente, reduce pérdidas y ayuda a responder a picos de carga.

Si Intel consigue industrializar esta combinación de Foveros y EMIB a escala, tendrá una propuesta atractiva para clientes externos que hoy miran a TSMC como referencia. TSMC ha explicado cómo el tamaño de interposer y soluciones como CoWoS han crecido más allá de una retícula completa, precisamente por la presión de IA. Que Intel hable de 12 retículas es, en la práctica, decir que quiere jugar ese mismo partido.

A partir de aquí, lo decisivo no será el render ni la cifra llamativa, sino la capacidad de repetir el proceso, entregarlo con rendimientos aceptables y sostener la cadena de suministro. Pero el vídeo deja una idea nítida: el futuro inmediato del silicio se decide tanto en el nodo como en el paquete e Intel Foundry quiere estar en esa conversación.

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